पॉवर सेमीकंडक्टर उपकरणे उद्योग, उपभोग, लष्करी आणि इतर क्षेत्रात मोठ्या प्रमाणावर वापरली जातात आणि त्यांची उच्च धोरणात्मक स्थिती आहे. चित्रातून पॉवर उपकरणांच्या एकूण चित्रावर एक नजर टाकूया:
पॉवर सेमीकंडक्टर उपकरणे सर्किट सिग्नलच्या नियंत्रणाच्या डिग्रीनुसार पूर्ण प्रकार, अर्ध-नियंत्रित प्रकार आणि नॉन-नियंत्रित प्रकारात विभागली जाऊ शकतात. किंवा ड्रायव्हिंग सर्किटच्या सिग्नल गुणधर्मांनुसार, ते व्होल्टेज-चालित प्रकार, वर्तमान-चालित प्रकार इत्यादींमध्ये विभागले जाऊ शकते.
| वर्गीकरण | प्रकार | विशिष्ट पॉवर सेमीकंडक्टर उपकरणे |
| इलेक्ट्रिकल सिग्नल्सचे नियंत्रण | अर्ध-नियंत्रित प्रकार | SCR |
| पूर्ण नियंत्रण | GTO, GTR, MOSFET, IGBT | |
| अनियंत्रित | पॉवर डायोड | |
| ड्रायव्हिंग सिग्नल गुणधर्म | व्होल्टेज चालित प्रकार | IGBT, MOSFET, SITH |
| वर्तमान चालित प्रकार | SCR, GTO, GTR | |
| प्रभावी सिग्नल वेव्हफॉर्म | पल्स ट्रिगर प्रकार | SCR, GTO |
| इलेक्ट्रॉनिक नियंत्रण प्रकार | GTR, MOSFET, IGBT | |
| ज्या परिस्थितीत वर्तमान-वाहक इलेक्ट्रॉन भाग घेतात | द्विध्रुवीय उपकरण | पॉवर डायोड, SCR, GTO, GTR, BSIT, BJT |
| युनिपोलर डिव्हाइस | MOSFET, SIT | |
| संमिश्र साधन | MCT, IGBT, SITH आणि IGCT |
वेगवेगळ्या पॉवर सेमीकंडक्टर उपकरणांमध्ये व्होल्टेज, वर्तमान क्षमता, प्रतिबाधा क्षमता आणि आकार यासारखी भिन्न वैशिष्ट्ये आहेत. वास्तविक वापरात, विविध क्षेत्रे आणि गरजांनुसार योग्य उपकरणे निवडणे आवश्यक आहे.
सेमीकंडक्टर उद्योग त्याच्या जन्मापासून तीन पिढ्या भौतिक बदलांमधून गेला आहे. आत्तापर्यंत, Si द्वारे प्रस्तुत केलेली पहिली अर्धसंवाहक सामग्री अजूनही मुख्यतः पॉवर सेमीकंडक्टर उपकरणांच्या क्षेत्रात वापरली जाते.
| सेमीकंडक्टर सामग्री | बँडगॅप (eV) | हळुवार बिंदू (K) | मुख्य अनुप्रयोग | |
| पहिल्या पिढीतील अर्धसंवाहक साहित्य | Ge | १.१ | १२२१ | कमी व्होल्टेज, कमी वारंवारता, मध्यम पॉवर ट्रान्झिस्टर, फोटोडिटेक्टर |
| दुसरी पिढी अर्धसंवाहक साहित्य | Si | ०.७ | १६८७ | |
| 3री पिढी अर्धसंवाहक साहित्य | GaAs | १.४ | 1511 | मायक्रोवेव्ह, मिलिमीटर वेव्ह उपकरणे, प्रकाश-उत्सर्जक उपकरणे |
| SiC | ३.०५ | २८२६ | 1. उच्च-तापमान, उच्च-फ्रिक्वेंसी, रेडिएशन-प्रतिरोधक उच्च-शक्ती उपकरणे 2. निळा, ग्रेड, व्हायलेट प्रकाश-उत्सर्जक डायोड, सेमीकंडक्टर लेसर | |
| GaN | ३.४ | 1973 | ||
| AIN | ६.२ | २४७० | ||
| C | ५.५ | 3800 | ||
| ZnO | ३.३७ | 2248 | ||
अर्ध-नियंत्रित आणि पूर्णपणे नियंत्रित उर्जा उपकरणांची वैशिष्ट्ये सारांशित करा:
| डिव्हाइस प्रकार | SCR | GTR | MOSFET | IGBT |
| नियंत्रण प्रकार | पल्स ट्रिगर | वर्तमान नियंत्रण | व्होल्टेज नियंत्रण | चित्रपट केंद्र |
| सेल्फ-शटऑफ लाइन | कम्युटेशन बंद | सेल्फ-शटडाउन डिव्हाइस | सेल्फ-शटडाउन डिव्हाइस | सेल्फ-शटडाउन डिव्हाइस |
| कार्यरत वारंवारता | 1khz | ~30khz | 20khz-Mhz | ~40khz |
| चालक शक्ती | लहान | मोठा | लहान | लहान |
| स्विचिंग नुकसान | मोठा | मोठा | मोठा | मोठा |
| वहन तोटा | लहान | लहान | मोठा | लहान |
| व्होल्टेज आणि वर्तमान पातळी | 最大 | मोठा | किमान | अधिक |
| ठराविक अनुप्रयोग | मध्यम वारंवारता प्रेरण हीटिंग | यूपीएस वारंवारता कनवर्टर | वीज पुरवठा स्विच करणे | यूपीएस वारंवारता कनवर्टर |
| किंमत | सर्वात कमी | कमी | मध्यभागी | सर्वात महाग |
| चालकता मॉड्यूलेशन प्रभाव | आहे | आहे | काहीही नाही | आहे |
MOSFETs जाणून घ्या
MOSFET मध्ये उच्च इनपुट प्रतिबाधा, कमी आवाज आणि चांगली थर्मल स्थिरता आहे; त्यात एक साधी उत्पादन प्रक्रिया आणि मजबूत रेडिएशन आहे, म्हणून ते सहसा ॲम्प्लीफायर सर्किट्स किंवा स्विचिंग सर्किट्समध्ये वापरले जाते;
(१) मुख्य निवड पॅरामीटर्स: ड्रेन-सोर्स व्होल्टेज VDS (व्होल्टेजचा सामना करणे), आयडी सतत गळती करंट, RDS(चालू) ऑन-रेझिस्टन्स, Ciss इनपुट कॅपेसिटन्स (जंक्शन कॅपेसिटन्स), गुणवत्ता घटक FOM=Ron*Qg, इ.
(2) वेगवेगळ्या प्रक्रियांनुसार, ते TrenchMOS मध्ये विभागले गेले आहे: trench MOSFET, प्रामुख्याने 100V च्या आत कमी व्होल्टेज क्षेत्रात; SGT (स्प्लिट गेट) MOSFET: स्प्लिट गेट MOSFET, प्रामुख्याने 200V च्या आत मध्यम आणि कमी व्होल्टेज क्षेत्रात; SJ MOSFET: सुपर जंक्शन MOSFET, मुख्यत्वे उच्च व्होल्टेज फील्ड 600-800V मध्ये;
स्विचिंग पॉवर सप्लायमध्ये, जसे की ओपन-ड्रेन सर्किट, ड्रेन लोडशी अखंड जोडलेला असतो, ज्याला ओपन-ड्रेन म्हणतात. ओपन-ड्रेन सर्किटमध्ये, लोड कितीही जास्त व्होल्टेज जोडलेले असले तरीही, लोड करंट चालू आणि बंद केला जाऊ शकतो. हे एक आदर्श ॲनालॉग स्विचिंग डिव्हाइस आहे. हे स्विचिंग डिव्हाइस म्हणून MOSFET चे तत्त्व आहे.
मार्केट शेअरच्या बाबतीत, MOSFETs जवळजवळ सर्व प्रमुख आंतरराष्ट्रीय उत्पादकांच्या हातात केंद्रित आहेत. त्यापैकी, Infineon ने 2015 मध्ये IR (अमेरिकन इंटरनॅशनल रेक्टिफायर कंपनी) विकत घेतले आणि उद्योगात आघाडीवर बनले. ON सेमीकंडक्टरने सप्टेंबर 2016 मध्ये फेअरचाइल्ड सेमीकंडक्टरचे संपादन देखील पूर्ण केले. , बाजारातील हिस्सा दुसऱ्या स्थानावर गेला आणि नंतर विक्री क्रमवारीत रेनेसास, तोशिबा, IWC, ST, Vishay, Anshi, Magna, इ.;
मुख्य प्रवाहातील MOSFET ब्रँड अनेक मालिकांमध्ये विभागलेले आहेत: अमेरिकन, जपानी आणि कोरियन.
अमेरिकन मालिका: Infineon, IR, Fairchild, ON Semiconductor, ST, TI, PI, AOS, इ.;
जपानी: तोशिबा, रेनेसास, ROHM, इ.;
कोरियन मालिका: मॅग्ना, केईसी, एयूके, मोरिना हिरोशी, शिनान, केआयए
MOSFET पॅकेज श्रेणी
पीसीबी बोर्डवर ज्या पद्धतीने ते स्थापित केले आहे त्यानुसार, MOSFET पॅकेजेसचे दोन मुख्य प्रकार आहेत: प्लग-इन (थ्रू होल) आणि पृष्ठभाग माउंट (सरफेस माउंट). च्या
प्लग-इन प्रकार म्हणजे MOSFET च्या पिन PCB बोर्डच्या माउंटिंग होलमधून जातात आणि PCB बोर्डला वेल्डेड केले जातात. सामान्य प्लग-इन पॅकेजमध्ये हे समाविष्ट आहे: ड्युअल इन-लाइन पॅकेज (DIP), ट्रान्झिस्टर आऊटलाइन पॅकेज (TO), आणि पिन ग्रिड ॲरे पॅकेज (PGA).
प्लग-इन पॅकेजिंग
सरफेस माउंटिंग म्हणजे MOSFET पिन आणि उष्णता पसरवणारा फ्लँज PCB बोर्डच्या पृष्ठभागावरील पॅडवर वेल्डेड केला जातो. सामान्य पृष्ठभाग माउंट पॅकेजेसमध्ये हे समाविष्ट आहे: ट्रान्झिस्टर बाह्यरेखा (D-PAK), लहान बाह्यरेखा ट्रान्झिस्टर (SOT), लहान बाह्यरेखा पॅकेज (SOP), क्वाड फ्लॅट पॅकेज (QFP), प्लास्टिक लीड चिप वाहक (PLCC), इ.
पृष्ठभाग माउंट पॅकेज
तंत्रज्ञानाच्या विकासासह, PCB बोर्ड जसे की मदरबोर्ड आणि ग्राफिक्स कार्ड सध्या कमी आणि कमी थेट प्लग-इन पॅकेजिंग वापरतात आणि अधिक पृष्ठभाग माउंट पॅकेजिंग वापरले जाते.
1. ड्युअल इन-लाइन पॅकेज (DIP)
डीआयपी पॅकेजमध्ये पिनच्या दोन पंक्ती आहेत आणि डीआयपी संरचनेसह चिप सॉकेटमध्ये समाविष्ट करणे आवश्यक आहे. त्याची व्युत्पन्न पद्धत SDIP (Shrink DIP) आहे, जे संकुचित डबल-इन-लाइन पॅकेज आहे. पिनची घनता डीआयपीपेक्षा 6 पट जास्त आहे.
डीआयपी पॅकेजिंग स्ट्रक्चर फॉर्ममध्ये हे समाविष्ट आहे: मल्टी-लेयर सिरेमिक ड्युअल-इन-लाइन डीआयपी, सिंगल-लेयर सिरेमिक ड्युअल-इन-लाइन डीआयपी, लीड फ्रेम डीआयपी (ग्लास-सिरेमिक सीलिंग प्रकार, प्लास्टिक एन्कॅप्सुलेशन स्ट्रक्चर प्रकार, सिरेमिक लो-मेल्टिंग ग्लास एन्कॅप्सुलेशनसह) प्रकार) इ. डीआयपी पॅकेजिंगचे वैशिष्ट्य म्हणजे ते पीसीबी बोर्डच्या छिद्रातून वेल्डिंग सहज लक्षात येऊ शकते आणि मदरबोर्डशी चांगली सुसंगतता आहे.
तथापि, त्याचे पॅकेजिंग क्षेत्र आणि जाडी तुलनेने मोठी असल्याने आणि प्लगिंग आणि अनप्लगिंग प्रक्रियेदरम्यान पिन सहजपणे खराब होतात, विश्वासार्हता खराब आहे. त्याच वेळी, प्रक्रियेच्या प्रभावामुळे, पिनची संख्या साधारणपणे 100 पेक्षा जास्त नसते. म्हणून, इलेक्ट्रॉनिक उद्योगाच्या उच्च एकत्रीकरणाच्या प्रक्रियेत, डीआयपी पॅकेजिंग इतिहासाच्या टप्प्यातून हळूहळू मागे हटले आहे.
2. ट्रान्झिस्टर बाह्यरेखा पॅकेज (TO)
प्रारंभिक पॅकेजिंग वैशिष्ट्ये, जसे की TO-3P, TO-247, TO-92, TO-92L, TO-220, TO-220F, TO-251, इ. सर्व प्लग-इन पॅकेजिंग डिझाइन आहेत.
TO-3P/247: हे मध्यम-उच्च व्होल्टेज आणि उच्च-वर्तमान MOSFETs साठी सामान्यतः वापरले जाणारे पॅकेजिंग फॉर्म आहे. उत्पादनामध्ये उच्च प्रतिकार व्होल्टेज आणि मजबूत ब्रेकडाउन प्रतिरोधक वैशिष्ट्ये आहेत. च्या
TO-220/220F: TO-220F हे पूर्णपणे प्लास्टिकचे पॅकेज आहे, आणि रेडिएटरवर ते स्थापित करताना इन्सुलेटिंग पॅड जोडण्याची गरज नाही; TO-220 मध्ये मधल्या पिनशी जोडलेली मेटल शीट आहे आणि रेडिएटर स्थापित करताना इन्सुलेटिंग पॅड आवश्यक आहे. या दोन पॅकेज शैलीतील MOSFET चे स्वरूप सारखेच आहे आणि ते एकमेकांना बदलून वापरता येऊ शकतात. च्या
TO-251: हे पॅकेज केलेले उत्पादन प्रामुख्याने खर्च कमी करण्यासाठी आणि उत्पादनाचा आकार कमी करण्यासाठी वापरला जातो. हे प्रामुख्याने मध्यम व्होल्टेज आणि 60A खाली उच्च विद्युत् प्रवाह आणि 7N खाली उच्च व्होल्टेज असलेल्या वातावरणात वापरले जाते. च्या
TO-92: खर्च कमी करण्यासाठी हे पॅकेज फक्त लो-व्होल्टेज MOSFET (10A खाली वर्तमान, 60V खाली व्होल्टेज सहन करते) आणि उच्च-व्होल्टेज 1N60/65 साठी वापरले जाते.
अलिकडच्या वर्षांत, प्लग-इन पॅकेजिंग प्रक्रियेच्या उच्च वेल्डिंग खर्चामुळे आणि पॅच-प्रकार उत्पादनांसाठी निकृष्ट उष्णता नष्ट करण्याच्या कामगिरीमुळे, पृष्ठभाग माउंट मार्केटमध्ये मागणी सतत वाढत आहे, ज्यामुळे TO पॅकेजिंगचा विकास देखील झाला आहे. पृष्ठभाग माउंट पॅकेजिंग मध्ये.
TO-252 (D-PAK देखील म्हणतात) आणि TO-263 (D2PAK) दोन्ही पृष्ठभाग माउंट पॅकेज आहेत..
TO पॅकेज उत्पादन देखावा
TO252/D-PAK हे एक प्लास्टिक चिप पॅकेज आहे, जे सामान्यतः पॅकेजिंग पॉवर ट्रान्झिस्टर आणि व्होल्टेज स्थिरीकरण चिप्ससाठी वापरले जाते. हे सध्याच्या मुख्य प्रवाहातील पॅकेजपैकी एक आहे. या पॅकेजिंग पद्धतीचा वापर करून MOSFET मध्ये तीन इलेक्ट्रोड आहेत, गेट (G), ड्रेन (D), आणि स्रोत (S). ड्रेन (डी) पिन कापला आहे आणि वापरला जात नाही. त्याऐवजी, मागील बाजूस उष्णता सिंक ड्रेन (डी) म्हणून वापरला जातो, जो थेट PCB ला वेल्डेड केला जातो. एकीकडे, ते मोठ्या प्रवाहांचे आउटपुट करण्यासाठी वापरले जाते आणि दुसरीकडे, ते पीसीबीद्वारे उष्णता पसरवते. म्हणून, PCB वर तीन D-PAK पॅड आहेत आणि ड्रेन (D) पॅड मोठा आहे. त्याची पॅकेजिंग वैशिष्ट्ये खालीलप्रमाणे आहेत:
TO-252/D-PAK पॅकेज आकार तपशील
TO-263 हा TO-220 चा एक प्रकार आहे. हे प्रामुख्याने उत्पादन कार्यक्षमता आणि उष्णता अपव्यय सुधारण्यासाठी डिझाइन केलेले आहे. हे अत्यंत उच्च प्रवाह आणि व्होल्टेजचे समर्थन करते. हे 150A खाली आणि 30V वरील मध्यम-व्होल्टेज उच्च-वर्तमान MOSFET मध्ये अधिक सामान्य आहे. D2PAK (TO-263AB) व्यतिरिक्त, यात TO263-2, TO263-3, TO263-5, TO263-7 आणि इतर शैली देखील समाविष्ट आहेत, जे TO-263 च्या अधीन आहेत, मुख्यत्वे पिनच्या भिन्न संख्येमुळे आणि अंतरामुळे .
TO-263/D2PAK पॅकेज आकाराचे तपशीलs
3. पिन ग्रिड ॲरे पॅकेज (PGA)
पीजीए (पिन ग्रिड ॲरे पॅकेज) चिपच्या आत आणि बाहेर अनेक चौरस ॲरे पिन आहेत. प्रत्येक चौरस ॲरे पिन चिपभोवती ठराविक अंतरावर मांडलेला असतो. पिनच्या संख्येनुसार, ते 2 ते 5 वर्तुळांमध्ये तयार केले जाऊ शकते. स्थापनेदरम्यान, विशेष पीजीए सॉकेटमध्ये फक्त चिप घाला. हे सोपे प्लगिंग आणि अनप्लगिंग आणि उच्च विश्वासार्हतेचे फायदे आहेत आणि उच्च फ्रिक्वेन्सीशी जुळवून घेऊ शकतात.
पीजीए पॅकेज शैली
त्याचे बहुतेक चिप सब्सट्रेट सिरेमिक मटेरियलचे बनलेले असतात आणि काही सब्सट्रेट म्हणून विशेष प्लास्टिक राळ वापरतात. तंत्रज्ञानाच्या संदर्भात, पिन केंद्राचे अंतर सामान्यतः 2.54 मिमी असते आणि पिनची संख्या 64 ते 447 पर्यंत असते. या प्रकारच्या पॅकेजिंगचे वैशिष्ट्य म्हणजे पॅकेजिंग क्षेत्र (व्हॉल्यूम) जितके लहान असेल तितका कमी वीज वापर (कार्यप्रदर्शन) ) ते सहन करू शकते आणि त्याउलट. चिप्सची ही पॅकेजिंग शैली सुरुवातीच्या काळात अधिक सामान्य होती आणि ती मुख्यतः CPU सारख्या उच्च-उर्जा वापर उत्पादनांच्या पॅकेजिंगसाठी वापरली जात होती. उदाहरणार्थ, इंटेलचे 80486 आणि पेंटियम हे सर्व पॅकेजिंग शैली वापरतात; हे MOSFET उत्पादकांकडून मोठ्या प्रमाणावर स्वीकारले जात नाही.
4. लहान बाह्यरेखा ट्रान्झिस्टर पॅकेज (SOT)
SOT (स्मॉल आउट-लाइन ट्रान्झिस्टर) हे पॅच प्रकारचे लहान पॉवर ट्रान्झिस्टर पॅकेज आहे, ज्यामध्ये प्रामुख्याने SOT23, SOT89, SOT143, SOT25 (म्हणजे SOT23-5), इ SOT323, SOT363/SOT26 (म्हणजे SOT23-6) आणि इतर प्रकार आहेत. व्युत्पन्न, जे TO पॅकेजेसपेक्षा आकाराने लहान आहेत.
SOT पॅकेज प्रकार
SOT23 हे तीन विंग-आकाराचे पिन असलेले सामान्यतः वापरलेले ट्रान्झिस्टर पॅकेज आहे, कलेक्टर, एमिटर आणि बेस, जे घटकाच्या लांब बाजूच्या दोन्ही बाजूला सूचीबद्ध आहेत. त्यापैकी, उत्सर्जक आणि बेस एकाच बाजूला आहेत. ते लो-पॉवर ट्रान्झिस्टर, फील्ड इफेक्ट ट्रान्झिस्टर आणि रेझिस्टर नेटवर्कसह संयुक्त ट्रान्झिस्टरमध्ये सामान्य आहेत. त्यांच्याकडे चांगली ताकद आहे परंतु सोल्डरबिलिटी खराब आहे. देखावा खालील आकृती (a) मध्ये दर्शविला आहे.
SOT89 मध्ये ट्रान्झिस्टरच्या एका बाजूला तीन लहान पिन वितरित केल्या आहेत. दुसरी बाजू उष्णतेचा अपव्यय करण्याची क्षमता वाढवण्यासाठी पायाशी जोडलेली धातूची उष्णता सिंक आहे. हे सिलिकॉन पॉवर पृष्ठभाग माउंट ट्रान्झिस्टरमध्ये सामान्य आहे आणि उच्च उर्जा अनुप्रयोगांसाठी योग्य आहे. देखावा खालील आकृती (b) मध्ये दर्शविला आहे. च्या
SOT143 मध्ये चार लहान पंखांच्या आकाराच्या पिन आहेत, ज्या दोन्ही बाजूंनी बाहेर आणल्या जातात. पिनचा विस्तीर्ण टोक कलेक्टर आहे. या प्रकारचे पॅकेज उच्च-फ्रिक्वेंसी ट्रान्झिस्टरमध्ये सामान्य आहे आणि त्याचे स्वरूप खालील आकृती (c) मध्ये दर्शविले आहे. च्या
SOT252 हा हाय-पॉवर ट्रान्झिस्टर आहे ज्यामध्ये एका बाजूने तीन पिन आहेत आणि मधली पिन लहान आहे आणि संग्राहक आहे. दुस-या टोकाला असलेल्या मोठ्या पिनशी जोडा, जो उष्णता नष्ट करण्यासाठी तांब्याचा पत्रा आहे आणि त्याचे स्वरूप खालील आकृती (d) मध्ये दर्शविल्याप्रमाणे आहे.
सामान्य SOT पॅकेज देखावा तुलना
चार-टर्मिनल SOT-89 MOSFET सामान्यतः मदरबोर्डवर वापरले जाते. त्याची वैशिष्ट्ये आणि परिमाणे खालीलप्रमाणे आहेत:
SOT-89 MOSFET आकाराचे तपशील (युनिट: मिमी)
5. लहान बाह्यरेखा पॅकेज (SOP)
SOP (स्मॉल आउट-लाइन पॅकेज) हे पृष्ठभाग माउंट पॅकेजेसपैकी एक आहे, ज्याला SOL किंवा DFP देखील म्हणतात. पिन पॅकेजच्या दोन्ही बाजूंनी सीगल विंग शेप (एल शेप) मध्ये काढल्या जातात. साहित्य प्लास्टिक आणि सिरेमिक आहेत. SOP पॅकेजिंग मानकांमध्ये SOP-8, SOP-16, SOP-20, SOP-28, इ. SOP नंतरची संख्या पिनची संख्या दर्शवते. बहुतेक MOSFET SOP पॅकेजेस SOP-8 वैशिष्ट्यांचा अवलंब करतात. उद्योग अनेकदा "P" वगळतो आणि त्याला SO (स्मॉल आउट-लाइन) असे संक्षेपित करतो.
SOP-8 पॅकेज आकार
SO-8 प्रथम PHILIP कंपनीने विकसित केले होते. हे प्लॅस्टिकमध्ये पॅक केलेले आहे, त्यात उष्णता नष्ट करणारी तळाशी प्लेट नाही आणि खराब उष्णता नष्ट होते. हे सामान्यतः कमी-शक्ती MOSFET साठी वापरले जाते. नंतर, टीएसओपी (थिन स्मॉल आउटलाइन पॅकेज), व्हीएसओपी (व्हेरी स्मॉल आउटलाइन पॅकेज), एसएसओपी (श्रिंक एसओपी), टीएसएसओपी (थिन श्रिंक एसओपी) इत्यादी मानक वैशिष्ट्ये हळूहळू प्राप्त झाली; त्यापैकी, TSOP आणि TSSOP सामान्यतः MOSFET पॅकेजिंगमध्ये वापरले जातात.
सामान्यतः MOSFET साठी वापरल्या जाणाऱ्या SOP व्युत्पन्न वैशिष्ट्य
6. क्वाड फ्लॅट पॅकेज (QFP)
QFP (प्लास्टिक क्वाड फ्लॅट पॅकेज) पॅकेजमधील चिप पिनमधील अंतर खूपच लहान आहे आणि पिन खूप पातळ आहेत. हे सामान्यत: मोठ्या प्रमाणात किंवा अल्ट्रा-लार्ज इंटिग्रेटेड सर्किट्समध्ये वापरले जाते आणि पिनची संख्या साधारणपणे 100 पेक्षा जास्त असते. या स्वरूपात पॅकेज केलेल्या चिप्स मदरबोर्डवर चिप सोल्डर करण्यासाठी SMT पृष्ठभाग माउंटिंग तंत्रज्ञान वापरणे आवश्यक आहे. या पॅकेजिंग पद्धतीमध्ये चार प्रमुख वैशिष्ट्ये आहेत: ① पीसीबी सर्किट बोर्डवर वायरिंग स्थापित करण्यासाठी एसएमडी पृष्ठभाग माउंटिंग तंत्रज्ञानासाठी हे योग्य आहे; ② हे उच्च-वारंवारता वापरासाठी योग्य आहे; ③ हे ऑपरेट करणे सोपे आहे आणि उच्च विश्वसनीयता आहे; ④ चिप क्षेत्र आणि पॅकेजिंग क्षेत्र यांच्यातील गुणोत्तर लहान आहे. पीजीए पॅकेजिंग पद्धतीप्रमाणे, ही पॅकेजिंग पद्धत चिपला प्लास्टिकच्या पॅकेजमध्ये गुंडाळते आणि चिप वेळेवर काम करत असताना निर्माण होणारी उष्णता नष्ट करू शकत नाही. हे MOSFET कार्यप्रदर्शन सुधारण्यास प्रतिबंधित करते; आणि प्लास्टिक पॅकेजिंग स्वतःच डिव्हाइसचा आकार वाढवते, जे हलके, पातळ, लहान आणि लहान असण्याच्या दिशेने अर्धसंवाहकांच्या विकासाच्या आवश्यकता पूर्ण करत नाही. याव्यतिरिक्त, या प्रकारची पॅकेजिंग पद्धत एकाच चिपवर आधारित आहे, ज्यामध्ये कमी उत्पादन कार्यक्षमता आणि उच्च पॅकेजिंग खर्चाच्या समस्या आहेत. म्हणून, QFP डिजिटल लॉजिक LSI सर्किट्स जसे की मायक्रोप्रोसेसर/गेट ॲरे मध्ये वापरण्यासाठी अधिक योग्य आहे आणि VTR सिग्नल प्रोसेसिंग आणि ऑडिओ सिग्नल प्रोसेसिंग सारख्या ॲनालॉग LSI सर्किट उत्पादनांच्या पॅकेजिंगसाठी देखील योग्य आहे.
7, लीड नसलेले क्वाड फ्लॅट पॅकेज (QFN)
QFN (क्वाड फ्लॅट नॉन-लीडेड पॅकेज) पॅकेज चारही बाजूंनी इलेक्ट्रोड संपर्कांनी सुसज्ज आहे. कोणतेही लीड नसल्यामुळे, माउंटिंग क्षेत्र QFP पेक्षा लहान आहे आणि उंची QFP पेक्षा कमी आहे. त्यापैकी, सिरॅमिक QFN ला LCC (लीडलेस चिप वाहक) देखील म्हणतात, आणि ग्लास इपॉक्सी रेजिन मुद्रित सब्सट्रेट बेस मटेरियल वापरून कमी किमतीच्या प्लास्टिक QFN ला प्लास्टिक LCC, PCLC, P-LCC, इत्यादी म्हणतात. हे एक उदयोन्मुख पृष्ठभाग माउंट चिप पॅकेजिंग आहे. लहान पॅड आकार, लहान व्हॉल्यूम आणि सीलिंग सामग्री म्हणून प्लास्टिकसह तंत्रज्ञान. QFN मुख्यतः एकात्मिक सर्किट पॅकेजिंगसाठी वापरले जाते आणि MOSFET वापरले जाणार नाही. तथापि, इंटेलने एकात्मिक ड्रायव्हर आणि MOSFET सोल्यूशन प्रस्तावित केल्यामुळे, त्याने QFN-56 पॅकेजमध्ये DrMOS लाँच केले ("56" चिपच्या मागील बाजूस असलेल्या 56 कनेक्शन पिनचा संदर्भ देते).
हे लक्षात घ्यावे की QFN पॅकेजमध्ये अल्ट्रा-थिन स्मॉल आउटलाइन पॅकेज (TSSOP) प्रमाणेच बाह्य लीड कॉन्फिगरेशन आहे, परंतु त्याचा आकार TSSOP पेक्षा 62% लहान आहे. QFN मॉडेलिंग डेटानुसार, त्याची थर्मल कार्यक्षमता TSSOP पॅकेजिंगपेक्षा 55% जास्त आहे आणि त्याची विद्युत कार्यक्षमता (इंडक्टन्स आणि कॅपेसिटन्स) TSSOP पॅकेजिंगपेक्षा अनुक्रमे 60% आणि 30% जास्त आहे. सर्वात मोठा तोटा म्हणजे त्याची दुरुस्ती करणे कठीण आहे.
QFN-56 पॅकेजमध्ये DrMOS
पारंपारिक स्वतंत्र DC/DC स्टेप-डाउन स्विचिंग पॉवर सप्लाय उच्च पॉवर डेन्सिटीच्या गरजा पूर्ण करू शकत नाहीत किंवा ते उच्च स्विचिंग फ्रिक्वेन्सीवर परजीवी पॅरामीटर इफेक्टची समस्या सोडवू शकत नाहीत. तंत्रज्ञानाच्या नावीन्यपूर्ण आणि प्रगतीमुळे, मल्टी-चिप मॉड्यूल्स तयार करण्यासाठी ड्रायव्हर्स आणि MOSFETs एकत्रित करणे हे एक वास्तव बनले आहे. ही एकीकरण पद्धत लक्षणीय जागा वाचवू शकते आणि वीज वापर घनता वाढवू शकते. ड्रायव्हर्स आणि MOSFETs च्या ऑप्टिमायझेशनद्वारे, हे एक वास्तव बनले आहे. उर्जा कार्यक्षमता आणि उच्च-गुणवत्तेचा डीसी करंट, हे DrMOS इंटिग्रेटेड ड्रायव्हर IC आहे.
रेनेसास दुसरी पिढी DrMOS
QFN-56 लीडलेस पॅकेज DrMOS थर्मल प्रतिबाधा खूप कमी करते; अंतर्गत वायर बाँडिंग आणि कॉपर क्लिप डिझाइनसह, बाह्य पीसीबी वायरिंग कमी करता येते, ज्यामुळे इंडक्टन्स आणि प्रतिरोधकता कमी होते. या व्यतिरिक्त, वापरलेली डीप-चॅनेल सिलिकॉन MOSFET प्रक्रिया देखील प्रवाह, स्विचिंग आणि गेट चार्ज तोटे लक्षणीयरीत्या कमी करू शकते; हे विविध नियंत्रकांशी सुसंगत आहे, भिन्न ऑपरेटिंग मोड प्राप्त करू शकते आणि सक्रिय फेज रूपांतरण मोड APS (ऑटो फेज स्विचिंग) ला समर्थन देते. QFN पॅकेजिंग व्यतिरिक्त, द्विपक्षीय फ्लॅट नो-लीड पॅकेजिंग (DFN) देखील एक नवीन इलेक्ट्रॉनिक पॅकेजिंग प्रक्रिया आहे जी ON सेमीकंडक्टरच्या विविध घटकांमध्ये मोठ्या प्रमाणावर वापरली गेली आहे. QFN च्या तुलनेत, DFN मध्ये दोन्ही बाजूंना कमी लीड-आउट इलेक्ट्रोड आहेत.
8,प्लास्टिक लीडेड चिप वाहक (PLCC)
PLCC (प्लास्टिक क्वाड फ्लॅट पॅकेज) चा आकार चौरस असतो आणि तो DIP पॅकेजपेक्षा खूपच लहान असतो. यात 32 पिन आहेत आणि सर्व बाजूंनी पिन आहेत. पिन पॅकेजच्या चारही बाजूंनी टी-आकारात आणल्या जातात. हे प्लास्टिकचे उत्पादन आहे. पिन सेंटरचे अंतर 1.27 मिमी आहे, आणि पिनची संख्या 18 ते 84 पर्यंत आहे. J-आकाराचे पिन सहजपणे विकृत होत नाहीत आणि QFP पेक्षा ऑपरेट करणे सोपे आहे, परंतु वेल्डिंगनंतर देखावा तपासणे अधिक कठीण आहे. एसएमटी पृष्ठभाग माउंटिंग तंत्रज्ञान वापरून पीसीबीवर वायरिंग स्थापित करण्यासाठी PLCC पॅकेजिंग योग्य आहे. यात लहान आकाराचे आणि उच्च विश्वासार्हतेचे फायदे आहेत. PLCC पॅकेजिंग तुलनेने सामान्य आहे आणि लॉजिक LSI, DLD (किंवा प्रोग्राम लॉजिक डिव्हाइस) आणि इतर सर्किट्समध्ये वापरले जाते. हे पॅकेजिंग फॉर्म बहुतेकदा मदरबोर्ड BIOS मध्ये वापरले जाते, परंतु सध्या MOSFETs मध्ये ते कमी सामान्य आहे.
मुख्य प्रवाहातील उद्योगांसाठी एन्कॅप्सुलेशन आणि सुधारणा
CPU मधील कमी व्होल्टेज आणि उच्च प्रवाहाच्या विकासाच्या प्रवृत्तीमुळे, MOSFETs ला मोठे आउटपुट करंट, कमी ऑन-रेझिस्टन्स, कमी उष्णता निर्मिती, जलद उष्णता नष्ट होणे आणि लहान आकाराची आवश्यकता असते. चिप उत्पादन तंत्रज्ञान आणि प्रक्रिया सुधारण्याव्यतिरिक्त, MOSFET उत्पादक देखील पॅकेजिंग तंत्रज्ञान सुधारत आहेत. मानक स्वरूपाच्या वैशिष्ट्यांशी सुसंगततेच्या आधारावर, ते नवीन पॅकेजिंग आकार प्रस्तावित करतात आणि त्यांनी विकसित केलेल्या नवीन पॅकेजेससाठी ट्रेडमार्क नावांची नोंदणी करतात.
1, RENESAS WPAK, LFPAK आणि LFPAK-I पॅकेजेस
WPAK हे रेनेसासने विकसित केलेले उच्च उष्मा विकिरण पॅकेज आहे. D-PAK पॅकेजचे अनुकरण करून, चिप हीट सिंक मदरबोर्डवर वेल्डेड केली जाते आणि उष्णता मदरबोर्डद्वारे विरघळली जाते, जेणेकरून लहान पॅकेज WPAK देखील D-PAK च्या आउटपुट करंटपर्यंत पोहोचू शकेल. वायरिंग इंडक्टन्स कमी करण्यासाठी WPAK-D2 दोन उच्च/निम्न MOSFETs पॅकेज करते.
Renesas WPAK पॅकेज आकार
LFPAK आणि LFPAK-I हे रेनेसासने विकसित केलेले इतर दोन छोटे फॉर्म-फॅक्टर पॅकेज आहेत जे SO-8 शी सुसंगत आहेत. LFPAK हे D-PAK सारखे आहे, परंतु D-PAK पेक्षा लहान आहे. LFPAK-i हीट सिंकमधून उष्णता नष्ट करण्यासाठी उष्णता सिंक वर ठेवते.
Renesas LFPAK आणि LFPAK-I पॅकेजेस
2. Vishay Power-PAK आणि Polar-PAK पॅकेजिंग
पॉवर-PAK हे MOSFET पॅकेजचे नाव Vishay Corporation द्वारे नोंदणीकृत आहे. Power-PAK मध्ये दोन वैशिष्ट्ये समाविष्ट आहेत: Power-PAK1212-8 आणि Power-PAK SO-8.
Vishay Power-PAK1212-8 पॅकेज
Vishay Power-PAK SO-8 पॅकेज
ध्रुवीय PAK हे दुहेरी बाजूंनी उष्णता नष्ट करणारे छोटे पॅकेज आहे आणि ते Vishay च्या मुख्य पॅकेजिंग तंत्रज्ञानांपैकी एक आहे. ध्रुवीय PAK सामान्य so-8 पॅकेज प्रमाणेच आहे. यात पॅकेजच्या वरच्या आणि खालच्या दोन्ही बाजूंना डिसिपेशन पॉइंट्स आहेत. पॅकेजच्या आत उष्णता जमा करणे सोपे नाही आणि ऑपरेटिंग करंटची वर्तमान घनता SO-8 पेक्षा दुप्पट वाढवू शकते. सध्या, Visay ने STMicroelectronics ला Polar PAK तंत्रज्ञानाचा परवाना दिला आहे.
Vishay Polar PAK पॅकेज
3. Onsemi SO-8 आणि WDFN8 फ्लॅट लीड पॅकेजेस
ON सेमीकंडक्टरने दोन प्रकारचे फ्लॅट-लीड MOSFETs विकसित केले आहेत, त्यापैकी SO-8 सुसंगत फ्लॅट-लीड अनेक बोर्ड वापरतात. ऑन सेमीकंडक्टरचे नुकतेच लाँच झालेले NVMx आणि NVTx पॉवर MOSFETs कंपॅक्ट DFN5 (SO-8FL) आणि WDFN8 पॅकेजेस वापरतात ज्यामुळे वहन तोटा कमी होतो. यात ड्रायव्हरचे नुकसान कमी करण्यासाठी कमी QG आणि कॅपेसिटन्स देखील आहे.
ON सेमीकंडक्टर SO-8 फ्लॅट लीड पॅकेज
सेमीकंडक्टर WDFN8 पॅकेजवर
4. NXP LFPAK आणि QLPAK पॅकेजिंग
NXP (पूर्वीचे Philps) ने SO-8 पॅकेजिंग तंत्रज्ञान LFPAK आणि QLPAK मध्ये सुधारले आहे. त्यापैकी, LFPAK हे जगातील सर्वात विश्वासार्ह पॉवर SO-8 पॅकेज मानले जाते; तर QLPAK मध्ये लहान आकाराची आणि उच्च उष्णतेचा अपव्यय कार्यक्षमतेची वैशिष्ट्ये आहेत. सामान्य SO-8 च्या तुलनेत, QLPAK 6*5mm चा PCB बोर्ड क्षेत्र व्यापतो आणि त्याचा थर्मल रेझिस्टन्स 1.5k/W आहे.
NXP LFPAK पॅकेज
NXP QLPAK पॅकेजिंग
4. एसटी सेमीकंडक्टर पॉवरएसओ-8 पॅकेज
STMicroelectronics च्या पॉवर MOSFET चिप पॅकेजिंग तंत्रज्ञानामध्ये SO-8, PowerSO-8, PowerFLAT, DirectFET, PolarPAK इत्यादींचा समावेश होतो. त्यापैकी पॉवर SO-8 ही SO-8 ची सुधारित आवृत्ती आहे. याव्यतिरिक्त, PowerSO-10, PowerSO-20, TO-220FP, H2PAK-2 आणि इतर पॅकेजेस आहेत.
STMicroelectronics Power SO-8 पॅकेज
5. फेअरचाइल्ड सेमीकंडक्टर पॉवर 56 पॅकेज
पॉवर 56 हे फॅरिचाइल्डचे खास नाव आहे आणि त्याचे अधिकृत नाव DFN5×6 आहे. त्याचे पॅकेजिंग क्षेत्र सामान्यतः वापरल्या जाणाऱ्या TSOP-8 शी तुलना करता येते आणि पातळ पॅकेज घटक क्लिअरन्सची उंची वाचवते आणि तळाशी थर्मल-पॅड डिझाइन थर्मल प्रतिरोध कमी करते. म्हणून, अनेक पॉवर उपकरण निर्मात्यांनी DFN5×6 तैनात केले आहे.
फेअरचाइल्ड पॉवर 56 पॅकेज
6. इंटरनॅशनल रेक्टिफायर (IR) डायरेक्ट FET पॅकेज
डायरेक्ट एफईटी SO-8 किंवा त्यापेक्षा लहान फूटप्रिंटमध्ये कार्यक्षम अप्पर कूलिंग प्रदान करते आणि संगणक, लॅपटॉप, दूरसंचार आणि ग्राहक इलेक्ट्रॉनिक्स उपकरणांमध्ये AC-DC आणि DC-DC पॉवर रूपांतरण अनुप्रयोगांसाठी योग्य आहे. डायरेक्टएफईटीचे मेटल कॅन कन्स्ट्रक्शन दुहेरी बाजूंनी उष्णता नष्ट करते, उच्च-फ्रिक्वेंसी डीसी-डीसी बक कन्व्हर्टर्सची वर्तमान हाताळणी क्षमता मानक प्लास्टिकच्या स्वतंत्र पॅकेजेसच्या तुलनेत प्रभावीपणे दुप्पट करते. डायरेक्ट एफईटी पॅकेज हे रिव्हर्स-माउंट केलेले प्रकार आहे, ज्यामध्ये ड्रेन (डी) हीट सिंक वरच्या दिशेला असते आणि मेटल शेलने झाकलेले असते, ज्याद्वारे उष्णता नष्ट होते. डायरेक्ट FET पॅकेजिंग उष्णतेचा अपव्यय मोठ्या प्रमाणात सुधारते आणि चांगल्या उष्णतेच्या अपव्ययसह कमी जागा घेते.
सारांश द्या
भविष्यात, इलेक्ट्रॉनिक उत्पादन उद्योग अल्ट्रा-थिन, लघुकरण, कमी व्होल्टेज आणि उच्च प्रवाहाच्या दिशेने विकसित होत असल्याने, MOSFET चे स्वरूप आणि अंतर्गत पॅकेजिंग संरचना देखील मॅन्युफॅक्चरिंगच्या विकासाच्या गरजा चांगल्या प्रकारे जुळवून घेण्यासाठी बदलेल. उद्योग याव्यतिरिक्त, इलेक्ट्रॉनिक उत्पादकांसाठी निवड मर्यादा कमी करण्यासाठी, मॉड्युलरायझेशन आणि सिस्टम-स्तरीय पॅकेजिंगच्या दिशेने MOSFET विकासाचा कल अधिकाधिक स्पष्ट होईल आणि उत्पादने कार्यप्रदर्शन आणि किंमत यासारख्या अनेक आयामांमधून समन्वित पद्धतीने विकसित होतील. . MOSFET निवडीसाठी पॅकेज हा एक महत्त्वाचा संदर्भ घटक आहे. वेगवेगळ्या इलेक्ट्रॉनिक उत्पादनांना वेगवेगळ्या विद्युत गरजा असतात आणि वेगवेगळ्या इन्स्टॉलेशन वातावरणांना देखील पूर्ण करण्यासाठी जुळणारे आकार तपशील आवश्यक असतात. वास्तविक निवड करताना, सामान्य तत्त्वानुसार वास्तविक गरजांनुसार निर्णय घ्यावा. काही इलेक्ट्रॉनिक प्रणाली पीसीबीच्या आकारमानाने आणि अंतर्गत उंचीने मर्यादित असतात. उदाहरणार्थ, कम्युनिकेशन सिस्टीमचे मॉड्यूल पॉवर सप्लाय सहसा उंचीच्या निर्बंधांमुळे DFN5*6 आणि DFN3*3 पॅकेजेस वापरतात; काही ACDC पॉवर सप्लायमध्ये, अति-पातळ डिझाईन्स किंवा शेल मर्यादांमुळे TO220 पॅकेज पॉवर MOSFETs एकत्र करण्यासाठी योग्य आहेत. यावेळी, पिन थेट रूटमध्ये घातल्या जाऊ शकतात, जे TO247 पॅकेज केलेल्या उत्पादनांसाठी योग्य नाही; काही अति-पातळ डिझाईन्ससाठी डिव्हाइस पिन वाकलेल्या आणि सपाट ठेवल्या पाहिजेत, ज्यामुळे MOSFET निवडीची जटिलता वाढेल.
MOSFET कसे निवडावे
एका अभियंत्याने मला एकदा सांगितले की त्याने कधीही MOSFET डेटा शीटच्या पहिल्या पानाकडे पाहिले नाही कारण "व्यावहारिक" माहिती फक्त दुसऱ्या पानावर आणि त्यापुढील दिसली. MOSFET डेटा शीटवरील अक्षरशः प्रत्येक पृष्ठामध्ये डिझाइनरसाठी मौल्यवान माहिती असते. परंतु निर्मात्यांद्वारे प्रदान केलेल्या डेटाचा अर्थ कसा लावायचा हे नेहमीच स्पष्ट नसते.
हा लेख MOSFET च्या काही प्रमुख वैशिष्ट्यांची रूपरेषा देतो, ते डेटाशीटवर कसे नमूद केले जातात आणि ते समजून घेण्यासाठी आपल्याला आवश्यक असलेले स्पष्ट चित्र. बहुतेक इलेक्ट्रॉनिक उपकरणांप्रमाणे, MOSFETs ऑपरेटिंग तापमानामुळे प्रभावित होतात. म्हणून नमूद केलेल्या निर्देशक लागू केलेल्या चाचणी परिस्थिती समजून घेणे महत्वाचे आहे. तुम्हाला "उत्पादन परिचय" मध्ये दिसणारे निर्देशक "कमाल" किंवा "नमुनेदार" मूल्ये आहेत की नाही हे समजून घेणे देखील महत्त्वाचे आहे, कारण काही डेटा शीट हे स्पष्ट करत नाहीत.
व्होल्टेज ग्रेड
MOSFET निर्धारित करणारे प्राथमिक वैशिष्ट्य म्हणजे त्याचे ड्रेन-सोर्स व्होल्टेज VDS, किंवा "ड्रेन-सोर्स ब्रेकडाउन व्होल्टेज", जे गेट स्रोत आणि ड्रेन करंटला शॉर्ट सर्किट केलेले असताना MOSFET नुकसान न करता सहन करू शकणारे सर्वोच्च व्होल्टेज आहे. 250μA आहे. . VDS ला "25°C वर परिपूर्ण कमाल व्होल्टेज" देखील म्हटले जाते, परंतु हे लक्षात ठेवणे महत्त्वाचे आहे की हे परिपूर्ण व्होल्टेज तापमानावर अवलंबून असते आणि डेटा शीटमध्ये सामान्यतः "VDS तापमान गुणांक" असतो. तुम्हाला हे देखील समजून घेणे आवश्यक आहे की जास्तीत जास्त VDS म्हणजे DC व्होल्टेज आणि सर्किटमध्ये उपस्थित असलेले कोणतेही व्होल्टेज स्पाइक्स आणि तरंग. उदाहरणार्थ, तुम्ही 100mV, 5ns स्पाइक असलेल्या 30V पॉवर सप्लायवर 30V डिव्हाइस वापरल्यास, व्होल्टेज डिव्हाइसच्या कमाल मर्यादा ओलांडेल आणि डिव्हाइस हिमस्खलन मोडमध्ये प्रवेश करू शकेल. या प्रकरणात, MOSFET च्या विश्वासार्हतेची हमी दिली जाऊ शकत नाही. उच्च तापमानात, तापमान गुणांक ब्रेकडाउन व्होल्टेजमध्ये लक्षणीय बदल करू शकतो. उदाहरणार्थ, 600V च्या व्होल्टेज रेटिंगसह काही एन-चॅनेल MOSFET मध्ये सकारात्मक तापमान गुणांक असतो. जसजसे ते त्यांच्या जास्तीत जास्त जंक्शन तापमानाकडे जातात, तपमान गुणांक या MOSFETs 650V MOSFET प्रमाणे वागण्यास कारणीभूत ठरतात. बऱ्याच MOSFET वापरकर्त्यांच्या डिझाईन नियमांना 10% ते 20% च्या डिरेटिंग फॅक्टरची आवश्यकता असते. काही डिझाईन्समध्ये, 25°C वर रेट केलेल्या मूल्यापेक्षा वास्तविक ब्रेकडाउन व्होल्टेज 5% ते 10% जास्त आहे हे लक्षात घेऊन, वास्तविक डिझाइनमध्ये संबंधित उपयुक्त डिझाइन मार्जिन जोडले जाईल, जे डिझाइनसाठी खूप फायदेशीर आहे. MOSFETs च्या योग्य निवडीसाठी तितकेच महत्वाचे म्हणजे वहन प्रक्रियेदरम्यान गेट-स्रोत व्होल्टेज VGS ची भूमिका समजून घेणे. हा व्होल्टेज हा एक व्होल्टेज आहे जो दिलेल्या कमाल RDS(चालू) स्थितीत MOSFET चे पूर्ण वहन सुनिश्चित करतो. म्हणूनच ऑन-रेझिस्टन्स नेहमी VGS पातळीशी संबंधित असतो आणि केवळ या व्होल्टेजवरच डिव्हाइस चालू केले जाऊ शकते. डिझाइनचा एक महत्त्वाचा परिणाम असा आहे की RDS(चालू) रेटिंग प्राप्त करण्यासाठी वापरल्या जाणाऱ्या किमान VGS पेक्षा कमी व्होल्टेजसह तुम्ही MOSFET पूर्णपणे चालू करू शकत नाही. उदाहरणार्थ, 3.3V मायक्रोकंट्रोलरसह MOSFET पूर्णपणे चालू करण्यासाठी, तुम्हाला VGS=2.5V किंवा त्यापेक्षा कमी वर MOSFET चालू करण्यास सक्षम असणे आवश्यक आहे.
ऑन-रेझिस्टन्स, गेट चार्ज आणि "फिगर ऑफ मेरिट"
MOSFET चा ऑन-रेझिस्टन्स नेहमी एक किंवा अधिक गेट-टू-सोर्स व्होल्टेजवर निर्धारित केला जातो. कमाल RDS(चालू) मर्यादा ठराविक मूल्यापेक्षा 20% ते 50% जास्त असू शकते. RDS(चालू) ची कमाल मर्यादा सहसा 25°C च्या जंक्शन तापमानावरील मूल्याचा संदर्भ देते. उच्च तापमानात, आकृती 1 मध्ये दर्शविल्याप्रमाणे, RDS(चालू) 30% ते 150% पर्यंत वाढू शकते. तापमानानुसार RDS(चालू) बदलते आणि किमान प्रतिकार मूल्याची खात्री देता येत नाही, RDS(चालू) वर आधारित विद्युतप्रवाह शोधणे शक्य नाही. एक अतिशय अचूक पद्धत.
आकृती 1 RDS(चालू) कमाल ऑपरेटिंग तापमानाच्या 30% ते 150% पर्यंत तापमानासह वाढते
एन-चॅनल आणि पी-चॅनल MOSFETs दोन्हीसाठी ऑन-रेझिस्टन्स खूप महत्त्वाचा आहे. स्विचिंग पॉवर सप्लायमध्ये, Qg हा एन-चॅनेल MOSFETs साठी वापरला जाणारा मुख्य निवड निकष आहे कारण Qg स्विचिंग तोट्यावर परिणाम करतो. या नुकसानाचे दोन परिणाम होतात: एक म्हणजे स्विचिंग वेळ जो MOSFET चालू आणि बंद प्रभावित करतो; दुसरी म्हणजे प्रत्येक स्विचिंग प्रक्रियेदरम्यान गेट कॅपेसिटन्स चार्ज करण्यासाठी लागणारी ऊर्जा. एक गोष्ट लक्षात ठेवा की Qg हे गेट-स्रोत व्होल्टेजवर अवलंबून असते, जरी कमी Vgs वापरल्याने स्विचिंगचे नुकसान कमी होते. स्विचिंग ऍप्लिकेशन्समध्ये वापरण्यासाठी असलेल्या MOSFET ची तुलना करण्याचा एक द्रुत मार्ग म्हणून, डिझायनर बहुतेकदा वहन तोट्यासाठी RDS(चालू) आणि स्विचिंग तोट्यासाठी Qg असलेले एकवचन सूत्र वापरतात: RDS(चालू)xQg. हे "गुणवत्तेचे आकृती" (एफओएम) डिव्हाइसच्या कार्यक्षमतेचा सारांश देते आणि MOSFET ची तुलना ठराविक किंवा कमाल मूल्यांच्या संदर्भात करण्यास अनुमती देते. सर्व उपकरणांमध्ये अचूक तुलना सुनिश्चित करण्यासाठी, तुम्हाला RDS(चालू) आणि Qg साठी समान VGS वापरले जात असल्याची आणि प्रकाशनात ठराविक आणि कमाल मूल्ये एकत्र मिसळली जाणार नाहीत याची खात्री करणे आवश्यक आहे. लोअर एफओएम तुम्हाला ॲप्लिकेशन्स बदलण्यात चांगली कामगिरी देईल, परंतु याची खात्री नाही. सर्वोत्कृष्ट तुलना परिणाम केवळ वास्तविक सर्किटमध्ये मिळू शकतात आणि काही प्रकरणांमध्ये प्रत्येक MOSFET साठी सर्किट चांगले-ट्यून करणे आवश्यक असू शकते. वेगवेगळ्या चाचणी परिस्थितींवर आधारित रेट केलेले वर्तमान आणि उर्जा अपव्यय, बहुतेक MOSFET मध्ये डेटा शीटमध्ये एक किंवा अधिक सतत ड्रेन करंट असतात. रेटिंग निर्दिष्ट केस तापमान (उदा. TC=25°C), किंवा सभोवतालचे तापमान (उदा. TA=25°C) आहे की नाही हे शोधण्यासाठी तुम्हाला डेटा शीट काळजीपूर्वक पहावे लागेल. यापैकी कोणते मूल्य सर्वात संबंधित आहे ते डिव्हाइस वैशिष्ट्ये आणि अनुप्रयोगावर अवलंबून असेल (आकृती 2 पहा).
आकृती 2 सर्व परिपूर्ण कमाल वर्तमान आणि उर्जा मूल्ये वास्तविक डेटा आहेत
हँडहेल्ड उपकरणांमध्ये वापरल्या जाणाऱ्या लहान पृष्ठभागाच्या माउंट उपकरणांसाठी, सर्वात संबंधित वर्तमान पातळी 70 डिग्री सेल्सिअसच्या वातावरणीय तापमानात असू शकते. हीट सिंक आणि जबरदस्ती एअर कूलिंग असलेल्या मोठ्या उपकरणांसाठी, TA=25℃ वरील वर्तमान पातळी वास्तविक परिस्थितीच्या जवळ असू शकते. काही उपकरणांसाठी, डाय हे त्याच्या कमाल जंक्शन तापमानात पॅकेजच्या मर्यादेपेक्षा जास्त विद्युतप्रवाह हाताळू शकते. काही डेटा शीटमध्ये, ही "डाय-लिमिटेड" वर्तमान पातळी ही "पॅकेज-मर्यादित" वर्तमान पातळीसाठी अतिरिक्त माहिती आहे, जी तुम्हाला डायच्या मजबूततेची कल्पना देऊ शकते. तत्सम विचार सतत वीज अपव्यय वर लागू होतात, जे केवळ तापमानावरच नाही तर वेळेवर देखील अवलंबून असते. TA=70℃ वर 10 सेकंदांसाठी PD=4W वर सतत कार्यरत असलेल्या उपकरणाची कल्पना करा. MOSFET पॅकेजवर आधारित "सतत" कालावधी काय बनतो, त्यामुळे तुम्हाला 10 सेकंद, 100 सेकंद किंवा 10 मिनिटांनंतर पॉवर डिसिपेशन कसे दिसते हे पाहण्यासाठी डेटाशीटमधून सामान्यीकृत थर्मल ट्रान्सियंट इम्पेडन्स प्लॉट वापरायचा आहे. . आकृती 3 मध्ये दर्शविल्याप्रमाणे, 10-सेकंदाच्या पल्सनंतर या विशेष उपकरणाचा थर्मल रेझिस्टन्स गुणांक अंदाजे 0.33 आहे, याचा अर्थ असा की एकदा पॅकेज अंदाजे 10 मिनिटांनंतर थर्मल संपृक्ततेपर्यंत पोहोचले की, डिव्हाइसची उष्णता वितळण्याची क्षमता 4W ऐवजी केवळ 1.33W असते. . चांगल्या कूलिंग अंतर्गत डिव्हाइसची उष्णता नष्ट करण्याची क्षमता सुमारे 2W पर्यंत पोहोचू शकते.
आकृती 3 पॉवर पल्स लागू केल्यावर MOSFET चा थर्मल रेझिस्टन्स
खरं तर, आम्ही MOSFET कसे निवडायचे ते चार चरणांमध्ये विभागू शकतो.
पहिली पायरी: N चॅनेल किंवा P चॅनेल निवडा
तुमच्या डिझाइनसाठी योग्य डिव्हाइस निवडण्याची पहिली पायरी म्हणजे N-चॅनेल किंवा P-चॅनेल MOSFET वापरायचे हे ठरवणे. ठराविक पॉवर ॲप्लिकेशनमध्ये, जेव्हा MOSFET जमिनीशी जोडलेले असते आणि लोड मुख्य व्होल्टेजशी जोडलेले असते, तेव्हा MOSFET लो-साइड स्विच बनवते. लो-साइड स्विचमध्ये, डिव्हाइस बंद किंवा चालू करण्यासाठी आवश्यक व्होल्टेज लक्षात घेऊन N-चॅनेल MOSFETs वापरावे. जेव्हा MOSFET बसला जोडले जाते आणि जमिनीवर लोड केले जाते, तेव्हा एक उच्च बाजूचा स्विच वापरला जातो. P-चॅनेल MOSFETs सहसा या टोपोलॉजीमध्ये वापरले जातात, जे व्होल्टेज ड्राइव्हच्या विचारांमुळे देखील होते. तुमच्या ऍप्लिकेशनसाठी योग्य डिव्हाइस निवडण्यासाठी, तुम्ही डिव्हाइस चालविण्यासाठी आवश्यक व्होल्टेज आणि तुमच्या डिझाइनमध्ये ते करण्याचा सर्वात सोपा मार्ग निर्धारित करणे आवश्यक आहे. पुढील पायरी म्हणजे आवश्यक व्होल्टेज रेटिंग निर्धारित करणे किंवा डिव्हाइस किती व्होल्टेज सहन करू शकते. व्होल्टेज रेटिंग जितकी जास्त असेल तितकी डिव्हाइसची किंमत जास्त असेल. व्यावहारिक अनुभवानुसार, रेट केलेले व्होल्टेज मुख्य व्होल्टेज किंवा बस व्होल्टेजपेक्षा जास्त असावे. हे पुरेसे संरक्षण प्रदान करेल जेणेकरून MOSFET अयशस्वी होणार नाही. MOSFET निवडताना, ड्रेनपासून स्त्रोतापर्यंत जास्तीत जास्त व्होल्टेज निर्धारित करणे आवश्यक आहे, म्हणजेच जास्तीत जास्त VDS. हे जाणून घेणे महत्त्वाचे आहे की MOSFET कमाल व्होल्टेज तापमानासह बदलांना तोंड देऊ शकते. डिझाइनरने संपूर्ण ऑपरेटिंग तापमान श्रेणीवर व्होल्टेज भिन्नता तपासणे आवश्यक आहे. सर्किट अयशस्वी होणार नाही याची खात्री करण्यासाठी रेट केलेल्या व्होल्टेजमध्ये ही भिन्नता श्रेणी कव्हर करण्यासाठी पुरेसे मार्जिन असणे आवश्यक आहे. इतर सुरक्षा घटक जे डिझाइन अभियंत्यांना विचारात घेणे आवश्यक आहे त्यामध्ये मोटर्स किंवा ट्रान्सफॉर्मर सारख्या इलेक्ट्रॉनिक्स स्विचिंगद्वारे प्रेरित व्होल्टेज ट्रान्झिएंट्सचा समावेश आहे. वेगवेगळ्या अनुप्रयोगांसाठी रेट केलेले व्होल्टेज बदलतात; सामान्यतः, पोर्टेबल उपकरणांसाठी 20V, FPGA वीज पुरवठ्यासाठी 20-30V आणि 85-220VAC अनुप्रयोगांसाठी 450-600V.
पायरी 2: रेटेड वर्तमान निश्चित करा
दुसरी पायरी म्हणजे MOSFET चे वर्तमान रेटिंग निवडणे. सर्किट कॉन्फिगरेशनवर अवलंबून, हे रेट केलेले प्रवाह सर्व परिस्थितीत लोड सहन करू शकणारे कमाल प्रवाह असावे. व्होल्टेज परिस्थितीप्रमाणेच, डिझायनरने हे सुनिश्चित केले पाहिजे की निवडलेले MOSFET या वर्तमान रेटिंगचा सामना करू शकेल, जरी सिस्टम वर्तमान स्पाइक्स निर्माण करत असेल. विचारात घेतलेल्या दोन वर्तमान स्थिती म्हणजे सतत मोड आणि पल्स स्पाइक. सतत वहन मोडमध्ये, MOSFET स्थिर स्थितीत असते, जेथे यंत्राद्वारे विद्युत प्रवाह सतत वाहतो. पल्स स्पाइक म्हणजे यंत्रातून वाहणारी मोठी लाट (किंवा स्पाइक करंट) होय. या परिस्थितीत जास्तीत जास्त विद्युतप्रवाह निश्चित केल्यावर, ही कमाल करंट हाताळू शकणारे उपकरण निवडण्याची बाब आहे. रेटेड वर्तमान निवडल्यानंतर, वहन तोटा देखील मोजला जाणे आवश्यक आहे. वास्तविक परिस्थितींमध्ये, MOSFET हे एक आदर्श साधन नाही कारण वहन प्रक्रियेदरम्यान विद्युत उर्जेची हानी होते, ज्याला वहन नुकसान म्हणतात. MOSFET जेव्हा "चालू" असते तेव्हा व्हेरिएबल रेझिस्टरसारखे वागते, जे उपकरणाच्या RDS(ON) द्वारे निर्धारित केले जाते आणि तापमानानुसार लक्षणीय बदलते. डिव्हाइसच्या पॉवर लॉसची गणना Iload2×RDS(ON) द्वारे केली जाऊ शकते. तापमानानुसार ऑन-रेझिस्टन्स बदलत असल्याने, पॉवर लॉस देखील प्रमाणात बदलेल. MOSFET वर VGS जितका जास्त व्होल्टेज लागू होईल तितका RDS(ON) लहान असेल; याउलट, RDS(ON) जितका जास्त असेल. सिस्टम डिझायनरसाठी, सिस्टम व्होल्टेजवर अवलंबून ट्रेड-ऑफ येथे येतात. पोर्टेबल डिझाईन्ससाठी, कमी व्होल्टेज वापरणे सोपे (आणि अधिक सामान्य) आहे, तर औद्योगिक डिझाइनसाठी, उच्च व्होल्टेज वापरले जाऊ शकतात. RDS(चालू) प्रतिकार विद्युत् प्रवाहाने किंचित वाढेल याची नोंद घ्या. RDS(ON) रेझिस्टरच्या विविध इलेक्ट्रिकल पॅरामीटर्समधील तफावत उत्पादकाद्वारे प्रदान केलेल्या तांत्रिक डेटा शीटमध्ये आढळू शकते. तंत्रज्ञानाचा उपकरणाच्या वैशिष्ट्यांवर लक्षणीय प्रभाव पडतो, कारण काही तंत्रज्ञाने जास्तीत जास्त VDS वाढवताना RDS(चालू) वाढवतात. अशा तंत्रज्ञानासाठी, जर तुमचा VDS आणि RDS(ON) कमी करायचा असेल, तर तुम्हाला चिपचा आकार वाढवावा लागेल, ज्यामुळे जुळणारे पॅकेज आकार आणि संबंधित विकास खर्च वाढवावा लागेल. चिपच्या आकारात वाढ नियंत्रित करण्यासाठी उद्योगात अनेक तंत्रज्ञाने आहेत, त्यापैकी सर्वात महत्त्वाचे म्हणजे चॅनेल आणि चार्ज बॅलेंसिंग तंत्रज्ञान. ट्रेंच टेक्नॉलॉजीमध्ये, ऑन-रेझिस्टन्स RDS(ON) कमी करण्यासाठी वेफरमध्ये खोल खंदक एम्बेड केला जातो, सामान्यतः कमी व्होल्टेजसाठी राखीव असतो. RDS(ON) वर जास्तीत जास्त VDS चा प्रभाव कमी करण्यासाठी, विकास प्रक्रियेदरम्यान एपिटॅक्सियल ग्रोथ कॉलम/एचिंग कॉलम प्रक्रिया वापरली गेली. उदाहरणार्थ, Fairchild Semiconductor ने SuperFET नावाचे तंत्रज्ञान विकसित केले आहे जे RDS(ON) कमी करण्यासाठी अतिरिक्त उत्पादन चरण जोडते. RDS(ON) वर हा फोकस महत्त्वाचा आहे कारण मानक MOSFET चे ब्रेकडाउन व्होल्टेज जसजसे वाढते, RDS(ON) वेगाने वाढते आणि डाय आकारात वाढ होते. SuperFET प्रक्रिया RDS(ON) आणि वेफर आकार यांच्यातील घातांकीय संबंध एका रेखीय संबंधात बदलते. अशाप्रकारे, SuperFET उपकरणे 600V पर्यंतच्या ब्रेकडाउन व्होल्टेजसह, लहान डाय आकारात आदर्श कमी RDS(ON) साध्य करू शकतात. परिणाम असा आहे की वेफरचा आकार 35% पर्यंत कमी केला जाऊ शकतो. अंतिम वापरकर्त्यांसाठी, याचा अर्थ पॅकेज आकारात लक्षणीय घट.
तिसरी पायरी: थर्मल आवश्यकता निश्चित करा
MOSFET निवडण्याची पुढील पायरी म्हणजे सिस्टमच्या थर्मल आवश्यकतांची गणना करणे. डिझाइनरने दोन भिन्न परिस्थितींचा विचार केला पाहिजे, सर्वात वाईट परिस्थिती आणि वास्तविक-जगातील परिस्थिती. सर्वात वाईट-केस गणना परिणाम वापरण्याची शिफारस केली जाते, कारण हा परिणाम अधिक सुरक्षितता मार्जिन प्रदान करतो आणि सिस्टम अयशस्वी होणार नाही याची खात्री करतो. काही मोजमाप डेटा देखील आहेत ज्यावर MOSFET डेटा शीटवर लक्ष देणे आवश्यक आहे; जसे की पॅकेज केलेल्या उपकरणाच्या सेमीकंडक्टर जंक्शनमधील थर्मल रेझिस्टन्स आणि पर्यावरण आणि जास्तीत जास्त जंक्शन तापमान. उपकरणाचे जंक्शन तापमान जास्तीत जास्त सभोवतालचे तापमान तसेच थर्मल रेझिस्टन्स आणि पॉवर डिसिपेशनच्या उत्पादनाच्या बरोबरीचे असते (जंक्शन तापमान = कमाल सभोवतालचे तापमान + [थर्मल रेझिस्टन्स × पॉवर डिसिपेशन]). या समीकरणानुसार, सिस्टीमचे जास्तीत जास्त पॉवर डिसिपेशन सोडवले जाऊ शकते, जे व्याख्येनुसार I2×RDS(ON) च्या बरोबरीचे आहे. डिझायनरने डिव्हाइसमधून जाणारा जास्तीत जास्त प्रवाह निर्धारित केल्यामुळे, RDS(ON) ची गणना वेगवेगळ्या तापमानांवर केली जाऊ शकते. हे लक्षात घेण्यासारखे आहे की साध्या थर्मल मॉडेल्सशी व्यवहार करताना, डिझायनर्सनी सेमीकंडक्टर जंक्शन/डिव्हाइस केस आणि केस/वातावरणाची थर्मल क्षमता देखील विचारात घेणे आवश्यक आहे; यासाठी मुद्रित सर्किट बोर्ड आणि पॅकेज लगेच गरम होत नाही. हिमस्खलन विघटन म्हणजे सेमीकंडक्टर उपकरणावरील रिव्हर्स व्होल्टेज कमाल मूल्यापेक्षा जास्त आहे आणि उपकरणातील विद्युत् प्रवाह वाढवण्यासाठी एक मजबूत विद्युत क्षेत्र तयार करते. या विद्युतप्रवाहामुळे वीज नष्ट होईल, उपकरणाचे तापमान वाढेल आणि शक्यतो उपकरणाचे नुकसान होईल. सेमीकंडक्टर कंपन्या डिव्हाइसेसवर हिमस्खलन चाचणी घेतील, त्यांच्या हिमस्खलन व्होल्टेजची गणना करतील किंवा डिव्हाइसच्या मजबूतपणाची चाचणी घेतील. रेटेड हिमस्खलन व्होल्टेजची गणना करण्यासाठी दोन पद्धती आहेत; एक सांख्यिकीय पद्धत आणि दुसरी थर्मल गणना. थर्मल गणना मोठ्या प्रमाणावर वापरली जाते कारण ती अधिक व्यावहारिक आहे. अनेक कंपन्यांनी त्यांच्या उपकरण चाचणीचे तपशील दिले आहेत. उदाहरणार्थ, फेअरचाइल्ड सेमीकंडक्टर "पॉवर MOSFET हिमस्खलन मार्गदर्शक तत्त्वे" प्रदान करतो (पॉवर MOSFET हिमस्खलन मार्गदर्शक तत्त्वे-फेअरचाइल्ड वेबसाइटवरून डाउनलोड केली जाऊ शकतात). संगणकीय व्यतिरिक्त, तंत्रज्ञानाचा देखील हिमस्खलनाच्या प्रभावावर मोठा प्रभाव आहे. उदाहरणार्थ, डाई साइज वाढल्याने हिमस्खलनाचा प्रतिकार वाढतो आणि शेवटी उपकरणाची मजबुती वाढते. अंतिम वापरकर्त्यांसाठी, याचा अर्थ सिस्टीममध्ये मोठे पॅकेज वापरणे.
पायरी 4: स्विच कामगिरी निश्चित करा
MOSFET निवडण्याची अंतिम पायरी म्हणजे MOSFET चे स्विचिंग कार्यप्रदर्शन निश्चित करणे. स्विचिंग कार्यक्षमतेवर परिणाम करणारे बरेच पॅरामीटर्स आहेत, परंतु सर्वात महत्वाचे म्हणजे गेट/ड्रेन, गेट/सोर्स आणि ड्रेन/सोर्स कॅपेसिटन्स. हे कॅपेसिटर डिव्हाइसमध्ये स्विचिंग नुकसान निर्माण करतात कारण ते प्रत्येक वेळी स्विच करताना चार्ज होतात. त्यामुळे MOSFET ची स्विचिंग गती कमी झाली आहे आणि उपकरणाची कार्यक्षमता देखील कमी झाली आहे. स्विचिंग दरम्यान डिव्हाइसमधील एकूण नुकसानाची गणना करण्यासाठी, डिझायनरने टर्न-ऑन (इऑन) दरम्यान नुकसान आणि टर्न-ऑफ (ईऑफ) दरम्यान झालेल्या नुकसानाची गणना करणे आवश्यक आहे. MOSFET स्विचची एकूण शक्ती खालील समीकरणाद्वारे व्यक्त केली जाऊ शकते: Psw=(Eon+Eoff)×स्विचिंग वारंवारता. स्विचिंग कार्यक्षमतेवर गेट चार्ज (Qgd) चा सर्वात मोठा प्रभाव असतो. स्विचिंग कार्यप्रदर्शनाच्या महत्त्वावर आधारित, या स्विचिंग समस्येचे निराकरण करण्यासाठी सतत नवीन तंत्रज्ञान विकसित केले जात आहे. चिप आकार वाढल्याने गेट चार्ज वाढतो; हे उपकरण आकार वाढवते. स्विचिंगचे नुकसान कमी करण्यासाठी, नवीन तंत्रज्ञान जसे की चॅनल जाड बॉटम ऑक्सिडेशन उदयास आले आहे, ज्याचे लक्ष्य गेट चार्ज कमी करणे आहे. उदाहरणार्थ, नवीन तंत्रज्ञान SuperFET RDS(ON) आणि गेट चार्ज (Qg) कमी करून वहन तोटा कमी करू शकते आणि स्विचिंग कार्यप्रदर्शन सुधारू शकते. अशाप्रकारे, MOSFETs स्विचिंग दरम्यान हाय-स्पीड व्होल्टेज ट्रान्झिएंट्स (dv/dt) आणि वर्तमान ट्रान्झिएंट्स (di/dt) चा सामना करू शकतात आणि उच्च स्विचिंग फ्रिक्वेन्सीवर देखील विश्वासार्हपणे कार्य करू शकतात.
पोस्ट वेळ: ऑक्टोबर-23-2023
